MCTS-SFT: 通过搜索引导的推理轨迹优化Verilog生成

MCTS-SFT框架通过蒙特卡洛树搜索优化Verilog生成的监督微调轨迹。 Plan-MCTS将搜索限制在包含接口和时序的紧凑硬件设计计划中，84.2%的正确轨迹生成率优于未引导探索的82.0%。 在6000条轨迹研究中，该方法使VerilogEval-v2的pass@10提升最多3.7分，生成长度减少约50%。