OPERA智能体实现CMOS运放全流程设计

2026年10月30日，arXiv 发布 OPERA 框架相关报道。该框架由 Vishal Saxena 等人提出，旨在利用大语言模型智能体完成设计工作。 OPERA 智能体采用 gm/ID 方法生成电路，并编写可复用的版图生成器。其核心目标是让智能体自主完成从设计规格到版图签核的全流程，使用开源工具处理 DRC 和 LVS 检查。 在 SKY130 工艺验证中，智能体设计的六款运放版图均满足 DRC-clean 和 LVS-matched 要求。提取网表在 15 个 PVT 角下的性能指标均达标，相关基准网表已公开。

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还没有足够的连续观测数据，暂不绘制趋势。